08-28-95 01:33pm 580bt57.met
С.Т.Хвощ,Н.Н.Варлинский,Е.А.Попов "МИКРО-процессоры и МИКРО-эвм в системах автоматического управления Справочник" Л. "Машишостроение" 1987.

Изучение архитектуры контроллера прямого доступа к памяти КР580ВТ57.

БИС программируемого контроллера прямого доступа к памяти (КПДП) КР580ВТ57 предназначена для организации высокоскоростного обмена данными между памятью и внешними устройствами, выполняемого по инициативе ВУ. КПДП генерирует управляющие сигналы, необходимые для организации обмена. КПДП содержит 4 канала прямого доступа, каждый из которых обеспечивает передачу блока данных размером до 16 Кбайт с произвольным начальным адресом в диапазоне от 0 до 64 Кбайт.

Упрощенная структурная схема КПДП приведена на рис.1а. В состав БИС входят:

• двунаправленный двустабильный буфер данных (BD), предназначенный для обмена информацией между МП и КПДП;

• схема управления чтением/записью (RWCU), адресующая внутренние регистры КПДП и управляющая обменом по шине D (7-0);

• блок управления (CU), содержащий регистры режима и состояния КПДП и обеспечивающий последовательность операций, необходимую для организации режима прямого доступа к памяти;

• блок управления приоритетами (PCU), обеспечивающий определенный порядок обслуживания запросов ВУ;

• 4 канала прямого доступа (CH0 - CH3), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, 2 старших разряда которого отведены для задания операций обмена.

Назначение входных, выходных и управляющих сигналов приведены в табл.1.

Рис.1а.

Таблица 1. Описание выводов КПДП

При подключении к КПДП к шинам микроЭВМ младший байт адреса памяти выдается по линиям А(3-0) и А(7-4), а старший байт - через шину D(7-0), поэтому КПДП обычно подключается вместе с буферным регистром. Схема подключения КПДП к системной шине с использованием буферного регистра К589ИР12 показана на рис.1б.

Для начальной установки КПДП необходимо записать соответствующую информацию в 16-разрядный регистр адреса канала (РгА), в 16-разрядный счетчик циклов канала (Ст) и в 8-разрядный регистр режима, общий для всех каналов.
Запись этой информации производится с помощью команды OUT, хотя возможен и другой способ обращения к КПДП как к ячейкам памяти.
Запись информации в 16- разрядные регистры осуществляется двумя командами, начиная с младшего байта. 2 старших разряда счетчика циклов определяют операцию обмена следующим образом:

• запись в память - 01,

• чтение из памяти - 10,

• контроль - 00,

• комбинация 11 запрещена.

Состояние КПДП можно контролировать чтением содержимого РгА, Ст и 8-разрядного регистра состояния, общего для всех каналов, с помощью команды IN. Для чтения содержимого 16-разрядного регистра используются 2 команды IN с одной и той же адресной частью, причем с начала происходит считывание младшего байта.
В табл.2 приведены коды адресных выводов А(3-0) и значения сигнала CS для адресации внутренних регистров КПДП. При программировании КПДП операции записи управляющих слов или чтения состояния внутренних регистров определяются также значениями сигналов I/OR и I/OW.

Таблица 2. Адресация внутренних регистров КПДП

ПРИМЕЧАНИЯ:
1.NOP - означает отключение КПДП от шины данных.
2.Х - произвольное состояние.

Формат управляющего слова, записываемого в регистр режима, приведен на рис.1в. Разряды D3-D0 (EN3-EN0) задают разрешение обмена по соответствующему каналу, запись 0 в разряд запрещает обмен. Остальные разряды определяют режимы работы канала.

Разряд D4 (RP) устанавливает порядок обслуживания запросов от каналов. При RP=0 задается фиксированный приоритет каналов и канал 0 имеет высший приоритет. В режиме циклического приоритета (RP=1) после обслуживания канала ему присваивается низший приоритет, а следующему за ним по номеру каналу -высший. Причем циклический сдвиг приоритетов производится после каждого цикла прямого доступа.

Режим расширенной записи (EW=1) увеличивает за счет смещения переднего фронта длительность сигналов I/OW и MEMW, генерируемых КПДП. Это позволяет ВУ, формирующему сигнал READY по фронту сигнала записи, уменьшить время охлаждения и увеличить скорость обмена.

При TCS=1 появление сигнала TC в одном из каналов сбрасывает соответствующий разряд D3 - D0, в результате чего канал отключается. Дальнейшая работа этого канала возможна после перегрузки регистра режима. Если TCS=0 то появление сигнала TC не воздействует на разряд разрешения работы канала и заканчивать передачу должно ВУ за счет прекращения выработки сигнала DRQ.

В режиме автозагрузки (AL=1) может работать только 2-ой канал, используя содержимое своих внутренних регистров и регистров 3-го канала. После передачи данных в соответствии с параметрами регистров 2-го канала и появления сигнала TC параметры из регистров 3-го канала автоматически загружаются в регистры 2-го канала; флаг обновления (UF) в регистре состояния каналов (рис.1г) устанавливается в 1. Затем передача данных продолжается в соответствии с новыми параметрами регистров 2-го канала, а в конце 1-го же цикла прямого доступа с новыми параметрами флаг UF сбрасывается. Режим автозагрузки позволяет организовать повторяющиеся пересылки блоков данных с одинаковыми параметрами или соединять несколько блоков с разными параметрами.

Разряды D3-D0 регистра состояний (рис.1г) устанавливаются одновременно с появлением сигнала TC соответствующего канала и сбрасываются сигналом RESET при чтении содержимого регистра состояний. Считывание регистра состоя ний на флаг UF (разряд D4) не влияет; флаг можно сбросить установкой нуля в разряде D7 регистра режима.

Если 2 старших разряда счетчика циклов канала устанавливают режим контроля (VERIFY), то передача данных не производится, так как не генерируются сигналы управления записью и чтением, все остальные функции прямого доступа сохраняются. Этот режим может использоваться ВУ для контроля принятых данных.

Работу КПДП поясняет диаграмма состояний (рис.1д) и временные диаграммы основных сигналов (рис.2).
В начальном состоянии SI запрограммированный на определенный режим КПДП ожидает запроса DRQ от ВУ переходя в состояние S0, он вырабатывает сигнал HRQ и ожидает поступления от МП сигнала HLDA. После поступления сигнала подтверждения HLDA начинается цикл обмена. В состоянии S1 формируется сигнал AEN для блокировки других устройств системы от шин данных и управления, выдается код младших разрядов на выходы А(7-0), а код старших разрядов - на выходы D(7-0). Выдача старших разрядов адреса сопровождается стробирующим сигналом ADSTB для записи их во внешний буферный регистр. В состоянии S2 вырабатывается сигнал DACK, указывающий на начало обмена, а также формируются пары сигналов MEMR, I/OR и MEMW,I/OW, определяющие направление обмена. В состоянии S3 происходит передача данных в ЗУ или ВУ. Состояние S4 завершает цикл прямого доступа. В этом состоянии при передаче последнего байта выдается сигнал TC, а в случае конца блока - сигнал MARK. При необходимости согласования быстродействия ЗУ и ВУ с помощью сигнала READY между состояниями S3 и S4 вводится требуемое число состояний ожидания SW. В режиме контроля переход в состояние SW не разрешается.

Рис.2.Временные диаграммы

Основные электрические параметры микросхемы КР580ВТ57 приведены ниже:

Stay-at-home